EMI降低技术和基于FPGA的可编程振荡器抖动处理
来源：http://www.hneyq.com 作者：亿金电子 2019年06月24
如今FPGA是包含的复杂系统许多功能块,通常是多个时钟用来驱动不同的块.系统设计师有决定如何结合外部振荡器和用于优化时钟树设计的内部资源.这个论文将讨论今天可用的选项时钟速度和抖动要求,重点关注可编程时钟振荡器作为时序参考用于基于FPGA的系统.主题包括灵活性由高分辨率频率选择产生,EMI降低技术和基于FPGA的抖动清洁工.
1、简介
复杂的FPGA包含大型功能阵列需要与每个通信的块或单元其他进行广泛的复杂操作.除基本逻辑阵列外,还有FPGA包括内部存储器(RAM),DSP模块,处理器,锁相环(PLL)和延迟-用于定时生成的锁定循环(DLL),标准I/O,高速数字收发器和并行接口(PCI,DDR等).
许多设计使用多个时钟来驱动不同的块,每个可能需要不同的晶振频率.这些时钟通常使用生成外部振荡器和内部振荡器的组合PLL和DLL,取决于时钟速度和抖动要求.某些功能的时钟速度是由应用决定,而设计师可以选择系统其 他部分的频率.
2、多个时钟频率
与I/O接口相关的时钟需要运行行业标准频率以确保不同系统之间的互操作性.例子包括100MHz用于PCI Express,75MHz用于PCI或33.333MHz用于PCI.用户通常可以选择时钟的频率驱动处理器或状态机引擎.这个弹性-ibility允许设计人员选择频率优化速度,功率或资源使用.
在优化速度时,它可能看起来很直转发使用可能的最高频率最大化每秒的操作次数.该但是,时钟周期抖动必须足够低最小时钟周期大于设计中的关键时序路径.
FPGA中的内部PLL可用于合成来自较低频率的较高频率时钟外部参考振荡器.这可能是有效的PLL有高电平时频率选择的方法频率分辨率和低抖动.低噪声,小数N分频PLL可以满足大多数规格由简单的外部振荡器驱动.
但是,许多FPGA使用带环的整数PLL压控振荡器(VCO)因为它们易于设计,功耗极低.该这种类型的PLL压控晶振的问题是权衡在频率分辨率和抖动之间.
典型的整数PLL包括预分频器(P),反馈分频器(M)和后分频器(N),如图所示在图1中.输出频率由定义等式1.
图1. 典型整数PLL的框图
而输出抖动取决于相位噪声参考时钟和内部VCO都是内部VCO的贡献通常占主导地位.PLL的带宽越高,则越低VCO相位噪声和整体抖动越低.最大PLL带宽定义为a预分配比的函数如下：
一个更保守的带宽值,在指定实际PLL时常用的是由等式3给出：
通常,增加带宽以改善抖动可取的.一个问题是P的值很大通常需要达到足够高的频率分辨率,限制最大PLL带宽.
3、优化PLL设计
一种允许高频率的方法分辨率和低抖动是使用可编程的振荡器作为外部参考.这降低了在提供所需性能的同时对内部PLL提出要求.可编程外部振荡lators可以使用更高频率的参考可以降低所需的预分频率,允许更高PLL带宽.
例如,考虑一个需要56的应用程序具有10ps RMS抖动的MHz时钟晶振.图2显示两种设计,一种使用标准的25MHz参考另一个使用非标准的28MHz参考来自可编程振荡器.
设计a需要较大的P值,从而产生一个带宽为50kHz(由公式3计算)并且抖动为30ps,这超出了规范.设计b利用频率程序-能够选择允许的输入频率预分频比为1,产生PLL带宽为1.4MHz.抖动小于10ps rms,符合规定的要求.
可编程振荡器可包括石英晶体谐振器或硅MEMS谐振器,但基于MEMS的振荡器lators具有易于获得的优点在各种行业标准的塑料包装和任何所需的输入频率.他们提供成本-满足抖动要求的有效解决方案要求严格的FPGA应用
图2. 两种PLL设计：(a)标准频率参考时钟和(b)灵活的频率参考时钟,允许更高的PLL带宽和更低的抖动
1、简介
复杂的FPGA包含大型功能阵列需要与每个通信的块或单元其他进行广泛的复杂操作.除基本逻辑阵列外,还有FPGA包括内部存储器(RAM),DSP模块,处理器,锁相环(PLL)和延迟-用于定时生成的锁定循环(DLL),标准I/O,高速数字收发器和并行接口(PCI,DDR等).
许多设计使用多个时钟来驱动不同的块,每个可能需要不同的晶振频率.这些时钟通常使用生成外部振荡器和内部振荡器的组合PLL和DLL,取决于时钟速度和抖动要求.某些功能的时钟速度是由应用决定,而设计师可以选择系统其 他部分的频率.
2、多个时钟频率
与I/O接口相关的时钟需要运行行业标准频率以确保不同系统之间的互操作性.例子包括100MHz用于PCI Express,75MHz用于PCI或33.333MHz用于PCI.用户通常可以选择时钟的频率驱动处理器或状态机引擎.这个弹性-ibility允许设计人员选择频率优化速度,功率或资源使用.
在优化速度时,它可能看起来很直转发使用可能的最高频率最大化每秒的操作次数.该但是,时钟周期抖动必须足够低最小时钟周期大于设计中的关键时序路径.
FPGA中的内部PLL可用于合成来自较低频率的较高频率时钟外部参考振荡器.这可能是有效的PLL有高电平时频率选择的方法频率分辨率和低抖动.低噪声,小数N分频PLL可以满足大多数规格由简单的外部振荡器驱动.
但是,许多FPGA使用带环的整数PLL压控振荡器(VCO)因为它们易于设计,功耗极低.该这种类型的PLL压控晶振的问题是权衡在频率分辨率和抖动之间.
典型的整数PLL包括预分频器(P),反馈分频器(M)和后分频器(N),如图所示在图1中.输出频率由定义等式1.
图1. 典型整数PLL的框图
而输出抖动取决于相位噪声参考时钟和内部VCO都是内部VCO的贡献通常占主导地位.PLL的带宽越高,则越低VCO相位噪声和整体抖动越低.最大PLL带宽定义为a预分配比的函数如下：
一个更保守的带宽值,在指定实际PLL时常用的是由等式3给出：
通常,增加带宽以改善抖动可取的.一个问题是P的值很大通常需要达到足够高的频率分辨率,限制最大PLL带宽.
3、优化PLL设计
一种允许高频率的方法分辨率和低抖动是使用可编程的振荡器作为外部参考.这降低了在提供所需性能的同时对内部PLL提出要求.可编程外部振荡lators可以使用更高频率的参考可以降低所需的预分频率,允许更高PLL带宽.
例如,考虑一个需要56的应用程序具有10ps RMS抖动的MHz时钟晶振.图2显示两种设计,一种使用标准的25MHz参考另一个使用非标准的28MHz参考来自可编程振荡器.
设计a需要较大的P值,从而产生一个带宽为50kHz(由公式3计算)并且抖动为30ps,这超出了规范.设计b利用频率程序-能够选择允许的输入频率预分频比为1,产生PLL带宽为1.4MHz.抖动小于10ps rms,符合规定的要求.
可编程振荡器可包括石英晶体谐振器或硅MEMS谐振器,但基于MEMS的振荡器lators具有易于获得的优点在各种行业标准的塑料包装和任何所需的输入频率.他们提供成本-满足抖动要求的有效解决方案要求严格的FPGA应用
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